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异步复位、同步释放机制——系统完美稳定(一)
2017-10-10 12:19:55 】 浏览:10078
Tags:异步 复位 同步 释放 机制 系统 完美 稳定

  白驹过隙,寒假已经余额不足,回头想想,也就是看了两本书,做了几个并不大的工程,看着QQ群里面一些大神们聊天,时不时有的没的还插几句,一句话没人理也是正常事情。有时候还帮同是菜鸟的网友解决问题,好不尴尬!在大神们的只言片语中,也汲取出来一点对行业的认识,数电、模电和信号处理这几门课没有系统的学习没有学确实基础比较差,被前辈指教后也是深深认识到自己太急于求成了,晚上的博文鱼龙混杂、千篇一律,所以还不如静下心来读一本好书。学到的只是就应该用出来,才能成为自己的东西,下面的异步复位,同步释放机制,是我根据自己的理解总结出来的。

D触发器的两种表示形式

同步复位

1 always @(posedge mclk)
2 begin
3          if(!rst_n)//if(rst_p)
4                    q <= 1’b0;
5          else
6                    q <= d;
7 end

异步复位

1 always @(posegde mclk or negdege rst_n)
2 或always @(posedge mclk or posedge rst_n)
3 begin
4          if(!rst_n)//if(rst_p)
5                    q <= 1’b0;
6          else
7                    q <= d;
8 end

  同步复位即复位信号随系统时钟的边沿触发起作用,异步复位即复位信号不随系统时钟的边沿触发起作用,rst_n表示低电平复位与rst_p表示高电平复位,记得当时还被同步置数和异步置数困扰了好久,现在顺便也总结一下吧!

D触发器同步置数,异步置数。

异步复位,同步置数

1 always @(posegde mclk or negedge rst_n)
2 begin
3          if(!rst_n)
4                    q <= 1’b0
5          else if(en)//enable使能信号,当en为高电平时D触发器触发
6                    q <= d;
7          else
8                    q <= q;
9 end

 

异步复位,异步置数

1 always @(posedge mclk or posedge en or negedge rst_n)
2 begin
3          if(!rst_n)
4                    q <= 1’b0;
5          else if(en) //enable使能信号,当en为高电平时D触发器触发
6                    q <= d;
7          else
8                    q <= q;
9 end

 

  同步异步无非就是一个是否受系统时钟边沿触发,如果想要异步就直接加一个敏感信号就好了。不过一般工程中的书写形式就是异步复位,不过这种设计方法也有弊端,所以下面总结一下异步复位、同步释放的设计思想。(竞争与冒险)

异步复位、同步释放机制。

  这是异步复位的结构图,D触发器是复位优先级高于clk优先级,所以采用通异步复位的方法,但是异步复位D触发器存在竞争与冒险,比如当clk的上升沿和rst_n的下降沿同时来临的时候这时候系统应该听谁的,同样当clk的上升沿和rst_n的上升沿同时来临的时候容易使寄存器出现亚稳态。

                       

  再来看看同步复位的逻辑结构图,同步复位虽然解决了当clk的边沿来临的时候rst_n的边沿也正好来临所出现的冒险与竞争,但是从综合的电路上可以看出,多了一个组合逻辑,选择器(MUX),可想而知如果所有的复位都是这样,那会多浪费多少资源。那么有没有更好的解决办法呢?答案是有,那就是异步复位同步释放机制。

 1 always @(posedge mclk or negedge rst_n)//asynchronous reset synchronous release
 2 begin
 3   if(!rst_n)begin
 4     rst_n1 <= 1'b0; 
 5     rst_n2 <= 1'b0;
 6   end
 7   else begin
 8     rst_n1 <= rst_n;
 9     rst_n2 <= rst_n1;    
10   end
11 end

  这是复位信号同步化代码,系统时钟不变化,还是采用异步复位的方法,但是当复位信号操作时会进入一个同步寄存器,使得复位信号同步化,这样既避免了异步复位的冒险与竞争,又避免了同步复位耗费太多资源。只需要将复位信号同步化编写成独立模块,然后顶层例化就好了。系统时钟信号不变化。

  上电延时  

  开发板接通电源后会有一小段不稳定的状态,在比较大的工程中,逻辑资源利用的比较多的情况下,如果加上电源后直接进行复位操作,同样会使寄存器不稳定,所以,类似于按键消抖的方法,我们也给板子加电源后延时50ms,当系统稳定后在进行复位操作,再看bingo的书时,他是将这两个个分成两个模块然后实例化到一起,但为了提高代码的可移植性,我将异步复位同步释放和上电延时50ms写在一个模块。具体实现如下。

 1 module sys_ctrl(
 2             input mclk,
 3             input rst_n,
 4             output sys_clk,
 5             output sys_rst_n
 6     );
 7     
 8        parameter SYS_DELAY = 24'd2500000;//delay50ms
 9     //parameter SYS_DELAY = 24'd25;//just test
10        
11        wire delay_done;//delay 50ms finish flag
12     reg rst_n1;
13     reg rst_n2;
14     reg [23:0] cnt;//count system delay 50ms
15     
16     always @(posedge mclk or negedge rst_n)//asynchronous reset synchronous release
17     begin
18         if(!rst_n)begin
19             rst_n1 <= 1'b0; 
20             rst_n2 <= 1'b0;
21         end
22     else begin
23         rst_n1 <= rst_n;
24         rst_n2 <= rst_n1;
25         end
26       end
27       
28       always @(posedge mclk)//It don't depend on rst_n when power up
29       begin
30           if(cnt == SYS_DELAY - 1'b1)
31               cnt <= cnt;
32           else if(cnt < SYS_DELAY - 1'b1)
33               cnt <= cnt + 1'b1;
34           else 
35               cnt <= 24'd0;
36           end
37       assign delay_done = (cnt == SYS_DELAY - 1'b1)?1'b1:1'b0;
38     
39       assign sys_clk = mclk;
40       assign sys_rst_n = delay_done & rst_n2;
41                   
42 endmodule
sys_ctrl

  对于较小的工程,进行这些操作与否也就无可厚非,如果对于一个项目,需要要求必须尽善尽美,FPGA的优势便是数字信号处理,速度快,我们在保持速度的前提下,还需要使其准确率也提高,尽量占用少量的资源。这样异步复位,同步释放的机制就体现出来了。

 

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