3、每个卷积节CONV_SER16的例化代码中，接口wr_coe_addr是系数存储器的初始化写入地址（关于系数存储器初始化部分的内容，请参见本系列博文第二篇“互相关/卷积/FIR电路的实现”中的描述）。但连接时wr_coe_addr却对系数初始化器的输出的地址wr_blk_addr取反，原因是每个卷积节在执行卷积时首先和输入进行乘加的是地址较大的系数存储器中的内容，因此地址应进行翻转。否则存储在系数初始化池中的完整系数序列，将在每个卷积节中发生翻转，从而无法产生正确结果。

四、测试结果

    Quartus-II中针对Cyclone-I的FPGA综合的结果如下图所示。

图5 综合、布局和布线的结果

    用matlab产生6正弦周期，长度为60个采样点的信号，在前后各补2个0，从而得到长度为64个采样点的正弦信号。之所以采用60个采样点包含6个正弦周期，是为了模拟5KHz的正弦信号@50KSPS的采样率。最后再为64个采样点加上blackman窗以降低泄露的影响。

图6 理想的目标反射回波信号

    我将该信号下载到是德科技任意信号发生器33521中，用手动触发方式让33521产生上图所示的波形，以模拟理论回波信号。将其连接到FPGA平台的A/D输入端，将处理结果从FPGA平台的D/A输出。用示波器观测输入和处理结果如下图所示。 

图7 实测处理结果

    由上图可知FPGA中的算法实现了本系列博文第一篇中matlab理论仿真的输出波形，能够满足目标反射回波检测算法的要求。蓝色卷积结果的延时是由于FPGA算法的潜伏期造成的，不影响系统的实时性。

    当然这里完成的只是一个算法验证性的实验，若要真正使用，还需要将A/D和D/A转换的速度进一步提高。

    关于目标回波检测算法原理及实现步骤过程，请从本系列博文的开头开始浏览【目标反射回波检测算法及其FPGA实现 之一：算法概述】。