如题，并串转换时FPGA设计里，一个很常用的模块，这里有一个小的探讨。

　　一般情况下我们可以使用一个计数器与数据选择器进行并串转换，如下图的的结构。这个结构通过计数器不断的改变数据选择器的地址端，从而使并行输入的数据，串行的输出。

 

　　这种结构，比较简单，不过有一个问题就是当数据选择器的输入端多了之后从DIN到DOUT的电路级数会增加，时间延迟比较大。

 

　　下面是一种改进型:

 

　　由，由二选一的数据选择器和寄存器，通过类似移位寄存器的方式进行并串转换。

 

　　我们很明显看出来，无论输入的数目为i多少，路径延迟为一个二选一的数据选择器。

　　其工作流程如下。

　　数据输入：

　　当DIN1 DIN2 DIN3 ...输入数据到来时，sel=0。

　　数据输出：

　　数据输入后，sel=1，开始移位输出，进行并串转换。