当对目标模块进行RTL描述后，习惯先会用Modelsim做一下功能仿真。当我们写好Tensbench文件，直接在Modelsim SE中对源文件（design和Testbench）进行编译时，如果源文件中存在相应的语法错误或者逻辑错误，一般都会提示错误大概存在于哪一行，我们找到对应的行修改代码就行了。但是对于有些错误，比如语句中误输入了中文字符（像中文空格），Modelsim编译器只是提示出错，但是不提示错误所在的行数，这样就不利于我们查错。后来我重新在Quartus II中对源文件进行编译，此时不仅可以提示出错，还可以显示错误所在的行数，然后删除修改错误行所在的代码，再把代码拿到Modelsim SE中编译就通过了。

      所以通过这个实例，可以看出在编译源文件（Verilog/VHDL）时，Quartus II的功能还是更加强大一下。所以我建议，以后在做前仿真之前，让源文件在Quartus II中编译通过之后，再拿到Modelsim中做编译，再仿真。