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ZYNQ PS-PL通信(PL侧)(一)
2023-07-23 13:25:58 】 浏览:795
Tags:ZYNQ PS-PL 通信

概述

 ZYNQ分为PS和PL两部分,PS端即ARM,PL即FPGA。在使用ZYNQ的时候不免需要PS和PL端进行通信。大多是情况下PS作为主端,PL作为从端,通过AXI总线实现PS-PL端的通信。本文主要介绍PL(即FPGA)如何配置的。

Block Design创建

  1.点击Create Block Design,添加ZYNQ7 Processing System IP

 

  2.双击打开ZYNQ7 Processing System,下图所示表示PS作为主端的接口。

 

 

  3.加入AXI Interconnect IP,由于上一步只设置了一个主端,所以Slave和Master都需要设置为1

 

 

 接下来就需要AXI_Lite接口,这个可以自己写,官方也提供了模板。接下来就详细说明官方模板

AXI_Lite创建

  1.点击Tool > Create and Package New IP > Next,选择 Create a new AXI4 peripheral > Next

 

   2.接下来设置IP的名字和存放地址,然后 next。

 

 

   4.接下来设置参数,Number of Registers根据需要设置,其他的不变。设置成64,表示有64个寄存器,每个寄存器的数据位宽是32bit。点击Next

 

 

   5.这里选择Edit IP,我们可以对官方的模板进行一些修改。然后点击Finish会重新打开一个工程,在这个工程中我们可以对官方的模板进行修改。

 

 

 

AXI-Lite官方模板说明

  可以看出官方文档由两个文件组成,这个官方文档是实现loopback的,亦是PS对某个寄存器写下来什么数据,读到的就是什么数据,并没有给出接口来和PL通信的。接下来将对这两个代码进行说明。

 

 

axi_lite_v1_0文件说明

  这个代码主要功能是调用了axi_lite_v1_0_S00_AXI模块。在真实的使用中我们需要进行修改。添加一些信号来和PL通信。

 

 

信号名称 说明
o_axi_clk AXI-Lite的时钟
o_axi_rst_n 复位信号
o_rx_addr PS写寄存器的地址(PS to PL)
o_rx_data PS写寄存器的数据(PS to PL)
o_rx_data_vld PS写数据有效(PS to PL)
i_tx_addr PL给PS数据地址
i_tx_data PL给PS的数据
i_tx_data_vld PL给PS数据有效信号

  时钟和复位信号直接把输入的引出就好,其他信号则需要在另一个模块中处理。

   

 

 

 

axi_lite_v1_0_S00_AXI

  该模块实现了AXI—Lite,我们需要做一些修改。

  1.和上一模块对应,需要添加一些接口。

 

 

   2.PS写寄存器

always @( posedge S_AXI_ACLK )
    begin
      if ( S_AXI_ARESETN == 1'b0 )
        begin slv_reg0 <= 0; slv_reg1 <= 0; slv_reg2 <= 0; slv_reg3 <= 0; slv_reg4 <= 0; slv_reg5 <= 0; slv_reg6 <= 0; slv_reg7 <= 0; slv_reg8 <= 0; slv_reg9 <= 0; slv_reg10 <= 0; slv_reg11 <= 0; slv_reg12 <= 0; slv_reg13 <= 0; slv_reg14 <= 0; slv_reg15 <= 0; slv_reg16 <= 0; slv_reg17 <= 0; slv_reg18 <= 0; slv_reg19 <= 0; slv_reg20 <= 0; slv_reg21 <= 0; slv_reg22 <= 0; slv_reg23 <= 0; slv_reg24 <= 0; slv_reg25 <= 0; slv_reg26 <= 0; slv_reg27 <= 0; slv_reg28 <= 0; slv_reg29 <= 0; slv_reg30 <= 0; slv_reg31 <= 0; slv_reg32 <= 0; slv_reg33 <= 0; slv_reg34 <= 0; slv_reg35 <= 0; slv_reg36 <= 0; slv_reg37 <= 0; slv_reg38 <= 0; slv_reg39 <= 0; slv_reg40 <= 0; slv_reg41 <= 0; slv_reg42 <= 0; slv_reg43 <= 0; slv_reg44 <= 0; slv_reg45 <= 0; slv_reg46 <= 0; slv_reg47 <= 0; slv_reg48 <= 0; slv_reg49 <= 0; slv_reg50 <= 0; slv_reg51 <= 0; slv_reg52 <= 0; slv_reg53 <= 0; slv_reg54 <= 0; slv_reg55 <= 0; slv_reg56 <= 0; slv_reg57 <= 0; slv_reg58 <= 0; slv_reg59 <= 0; slv_reg60 <= 0; slv_reg61 <= 0; slv_reg62 <= 0; slv_reg63 <= 0; end else begin if (slv_reg_wren) begin case ( axi_awaddr[ADDR_LSB+OPT_MEM_ADDR_BITS:ADDR_LSB] ) 6'h00: for ( byte_index = 0; byte_index <= (C_S_AXI_DATA_WIDTH/8)-1; byte_index = byte_index+1 ) if ( S_AXI_WSTRB[byte_index] == 1 ) begin // Respective byte enables are asserted as per write strobes // Slave register 0 slv_reg0[(byte_index*8) +: 8] <= S_AXI_WDATA[(byte_index*8) +: 8]; end 6'h01: for ( byte_index = 0; byte_index <= (C_S_AXI_DATA_WIDTH/8)-1; byte_index = byte_index+1 ) if ( S_AXI_WSTRB[byte_index] == 1 ) begin // Respective byte enables are asserted as per write strobes // Slave register 1 slv_reg1[(byte_index*8) +: 8] <= S_AXI_WDATA[(byte_index*8) +: 8];
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