一、前言

　　应聘IC前端相关岗位时，FIFO是最常考也是最基本的题目。FIFO经常用于数据缓存、位宽转换、异步时钟域处理。随着芯片规模的快速增长，灵活的system verilog成为设计/验证人员的基本功。本文从简易版的同步FIFO开始，熟悉IP设计与验证的基础技能。

二、IP设计

　　FIFO这一IP核已经相当成熟，因此网上资料也是一抓一大把。其中笔者认为较好的一个在文末附录中，需要详细了解FIFO工作原理的朋友可以仔细看看。这里简单介绍下本文设计FIFO的原理与结构。FIFO的内部存储单元是常见的双口RAM，这个IP的精髓在于读写地址的对外屏蔽与自动管理。避免写满、读空至关重要。本文设计的FIFO顶层例化双口RAM和FIFO控制两大模块：前者仅作为存储单元响应读写信号，后者根据读写计数器产生读写指针和重要的空满指示信号。

　　代码如下：

存储模块：

`timescale 1ns/1ps
module dpram
#(parameter D_W=8,
            A_W=8)
(
  input                   clk,
  input                   rst_n,
  //write ports
  input                   wr_en,
  input       [D_W-1:0]   wr_data,
  input       [A_W-1:0]   wr_addr,
  //read ports
  input                   rd_en,
  input       [A_W-1:0]   rd_addr,
  output reg  [D_W-1:0]   rd_data
);
//RAM
reg [D_W-1:0] memory [0:2**A_W-1];

//write operation
always@(posedge clk)begin
  if(wr_en)begin
    memory[wr_addr] <= wr_data;
  end
end

//read operation
always@(posedge clk or negedge rst_n)begin
  if(~rst_n)
    rd_data <= 0;
  else if(rd_en)begin
    rd_data <= memory[rd_addr];
  end
  else if(rd_addr == 1)
    rd_data <= memory[0];
end

endmodule

FIFO控制模块：

`timescale 1ns/1ps
module fifo_ctrl
#(parameter A_W = 8,
  parameter [0:0] MODE = 0//0- standard read 1- first word fall through
)
(
  input clk,
  input rst_n,

  output [A_W-1:0] wr_addr,
  output [A_W-1:0] rd_addr,

  output empty,
  output full,
  input wr_en,
  input rd_en
);
localparam MAX_CNT = 2**A_W;
localparam FD_W = A_W;

function [FD_W-1:0] abs;
  input signed [FD_W-1:0] data;
  begin
    assign abs = data >= 0 ? data : -data;
  end
endfunction

reg [A_W-1:0] wr_cnt;
wire add_wr_cnt,end_wr_cnt;
reg wr_flag;
reg [A_W-1:0] rd_cnt;
wire add_rd_cnt,end_rd_cnt;
reg rd_flag;
wire [A_W+1-1:0] wr_ptr,rd_ptr;

always@(posedge clk or negedge rst_n)begin
  if(~rst_n)begin
    wr_cnt <= 0;
  end
  else if(add_wr_cnt)begin
    if(end_wr_cnt)
      wr_cnt <= 0;
    else
      wr_cnt <= wr_cnt + 1'b1;
  end
end

assign add_wr_cnt =  wr_en & ~full;
assign end_wr_cnt = add_wr_cnt && wr_cnt == MAX_CNT - 1;

always@(posedge clk or negedge rst_n)begin
  if(~rst_n)begin
    wr_flag <= 0;
  end
  else if(end_wr_cnt)begin
    wr_flag <= ~wr_flag;
  end
end

always@(posedge clk or negedge rst_n)begin
  if(~rst_n)begin
    rd_cnt <= 0;
  end
  else if(add_rd_cnt)begin
    if(end_rd_cnt)
      rd_cnt <= 0;
    else
      rd_cnt <= rd_cnt + 1'b1;
  end
end

assign add_rd_cnt =  rd_en & ~empty;
assign end_rd_cnt = add_rd_cnt && rd_cnt ==  MAX_CNT - 1;

always@(posedge clk or negedge rst_n)begin
  if(~rst_n)begin
    rd_flag <= 0;
  end
  else if(end_rd_cnt)begin
    rd_flag <= ~rd_flag;
  end
end

assign wr_ptr = {wr_flag,wr_cnt};
assign rd_ptr = {rd_flag,rd_cnt};

assign wr_addr = wr_cnt;
assign rd_addr = rd_cnt + MODE;

assign empty = wr_ptr == rd_ptr;
assign full = (abs(wr_ptr[A_W-1:0] - rd_ptr[A_W-1:0]) < 1) && (wr_ptr[A_W] != rd_ptr[A_W]);

endmodule

同步FIFO顶层：

`timescale 1ns/1ps
module fifo_sync
#(parameter D_W = 8,
            LOG_2_DEPTH = 8,//2^8 = 256
  parameter