在Verilog中可以采用多种方法来描述有限状态机最常见的方法就是用always和case语句。如下图所示的状态转移图就表示了一个简单的有限状态机：

图中：图表示了一个四状态的状态机，输入为A和Reset，同步时钟为clk，输出信号是K1和K2，状态机只能在信号的上升沿发生。

 （A）下面是可综合的Verilog模块设计状态机的典型方法：（格雷码表示状态）

module fsm(A,Reset,K2,K1,clk,state);
 input A,Reset,clk;
 output K2,K1;
 output [1:0]state;
 reg K2,K1;
 reg [1:0]state;
 parameter Idel=2'b00,
           start=2'b01,
           stop=2'b10,
           clear=2'b11;
 always @(posedge clk)
    if (!Reset)
      begin
      state<=Idel;
      K2<=0;
      K1<=0;
      end
    else
     case(state)
      Idel:if (A)
             begin 
               state<=start;
               K1<=0;
             end
           else
             begin
               state<=Idel;
               K2<=0;
               K1<=0;
             end
      start:if(!A) state<=stop;
            else   state<=start;
      stop: if(A)
              begin
               state<=clear;
               K2<=1;
             end
            else    
             begin   
               state<=stop;
               K2<=0;
               K1<=0;
             end
      clear:if(!A)
              begin
                state<=Idel;
                K2<=0;
                K1<=1;
              end
            else
              begin
                state<=clear;
                K2<=0;
                K1<=0;
              end
      default:state<=2'bxx;
      endcase
endmodule

 

  （B）用可以综合的Verilog模块设计、用独热码表示状态的状态机

独热码，在英文文献中称做 one-hot code, 直观来说就是有多少个状态就有多少比特，而且只有一个比特为1，其他全为0的一种码制。

module fsm(A,Reset,K2,K1,clk,state);
 input A,Reset,clk;
 output K2,K1;
 output [3:0]state;
 reg K2,K1;
 reg [3:0]state;
 parameter Idel=4'b1000,
           start=4'b0100,
           stop=4'b0010,
           clear=4'b0001;
 always @(posedge clk)
    if (!Reset)
      begin
      state<=Idel;
      K2<=0;
      K1<=0;
      end
    else
     case(state)
      Idel:if (A)
             begin 
               state<=start;
               K1<=0;
             end
           else
             begin
               state<=Idel;
               K2<=0;
               K1<=0;
             end
      start:if(!A) state<=stop;
            else   state<=start;
      stop: if(A)
              begin
               state<=clear;
               K2<=1;
             end
            else    
             begin   
               state<=stop;
               K2<=0;
               K1<=0;
             end
      clear:if(!A)
              begin
                state<=Idel;
                K2<=0;
                K1<=1;
              end
            else
              begin
                state<=clear;
                K2<=0;
                K1<=0;
              end
      default:state<=Idel;
      endcase
endmodule

二进制编码、格雷码编码使用最少的触发器，消耗较多的组合逻辑，而独热码编码反之。独热码编码的最大优势在于状态比较时仅仅需要比较一个位，从而一定程度上简化了译码逻辑。虽然在需要表示同样的状态数时，独热编码占用较多的位，也就是消耗较多的触发器，但这些额外触发器占用的面积可与译码电路（组合电路）省下来的面积相抵消。并且采用独热码可以使电路的速度和可靠性有显著提高，而总的单元数并无增加。

 （C）用可以综合的Verilog模块设计，用状态码直接作为输出

module fsm(A,Reset,K2,K1,clk,state);
 input A,Reset,clk;
 output K2,K1;
 output [4:0]state;
 reg [4:0]state;
 assign K2=state[4];
 assign K1=state[0];
 parameter Idel    =   5'b0_000_0,
           start   =   5'b0_010_0,
           stop    =   5'b0_010_0,
           stoptoclear=5'b1_100_0,
           clear   =   5'b0_101_0,
           cleartoIdel=5'b0_011_1;
 always @(posedge clk)
    if (!Reset)
      begin
      state<=Idel;
      end
    else
     case(state)
      Idel: if (A) state<=start;      
            else   state<=Idel;
      start:if(!A) state<=stop;
            else   state<=start;
      stop: if(A)  state<=stoptoclear;
            else   state<=stop;
      stoptoclear: state<=clear;
      clear:if(!A) state<=cleartoIdel;
            else   state<=clear;
      cleartoIdel: state<=Idel;
      default:state<=Idel;
      endcase
      endmodule

利用状态机的状态直接作为输出可以提升信号的开关速度并节省电路器件，但是开关的维持时间必须与状态的维持时间一致，如果要实现上述的例子必须增加状态才能实现。

在这里state[4],state[0]分别表示前面的K2和K1。

  （D）用可以综合的Verilog模块设计，设计复杂多输出状态机时常用的方法

module fsm(A,Reset,