这次设计一个通用的多字节SPI接口模块，特点如下：

• 可以设置为1-128字节的SPI通信模块
• 可以修改CPOL、CPHA来进行不同的通信模式
• 可以设置输出的时钟
   
  状态转移图和思路与多字节串口发送模块一样，这里就不给出了，具体可看该随笔。

一、模块代码

1、需要的模块

通用8位SPI接口模块

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: Lclone
// 
// Create Date: 2023/01/23 00:56:52
// Design Name: SPI_Interface
// Module Name: SPI_Interface
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
//      SPI接口模块
//      可修改分频参数来生成目标频率，最低分频系数为2；
//      可以置位CPOL、CPHA可以来设置通信模式；
//      本模块只有1位，但是可以简单修改位宽来设置多位片选信号；
//      注意：本模块先传最高字节的数据。
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module SPI_Interface
#   (   
        parameter         Value_divide = 2)//分频系数（最低为2）
    (
        //-----------------内部接口------------------
        input              Clk,             //时钟
        input              Rst_n,           //复位信号
        input              CPOL,            //时钟极性
        input              CPHA,            //时钟相位
        input              CS_input,        //片选信号
        input              Send_en,         //发送使能
        input       [7:0]  Data_send,       //待发送数据
        output  reg        Read_en,        //接收数据读使能
        output  reg [7:0]  Data_recive,    //接收到的数据
        //------------------外部接口------------------
        output  reg        Spi_clk,        //输出时钟端
        output  reg        Spi_mosi,       //主输出从接收端
        input               Spi_miso,      //主接收从输出端
        output              Cs_output      //片选信号输出
    );

    reg         act_flag;                  //活动状态寄存器
    reg [9:0]   cnt_divide;                //分频计数器
    reg [7:0]   Data_send_reg;             //带发送数据寄存器
    reg [4:0]   cnt_pulse;                 //脉冲计数器
    
    
    always @(posedge Clk or negedge Rst_n) begin 
        if(Rst_n == 0)
            act_flag <= 0;
        else if(Send_en == 1)
            act_flag <= 1;
        else if(cnt_divide == Value_divide/2 - 1 & act_flag == 1 & cnt_pulse == 16)
            act_flag <= 0;
        else
            act_flag <= act_flag;
    end
    
    always @(posedge Clk or negedge Rst_n) begin
        if(Rst_n == 0)
            Read_en <= 0;
        else if(cnt_divide == Value_divide/2 - 1 & act_flag == 1 & cnt_pulse == 16)
            Read_en <= 1;
        else
            Read_en <= 0;
    end
    
    always @(posedge Clk or negedge Rst_n) begin
        if(Rst_n == 0)
            Data_send_reg <= 0;
        else if(Send_en == 1)
            Data_send_reg <= Data_send;
        else
            Data_send_reg <= Data_send_reg;
    end
    
    always @(posedge Clk or negedge Rst_n) begin 
        if(Rst_n == 0)
            cnt_divide <= 0;
        else if(cnt_divide == Value_divide/2 - 1 & act_flag == 1)
            cnt_divide <= 0;
        else if(act_flag == 1)
            cnt_divide <= cnt_divide + 1'b1;
        else
            cnt_divide <= 0;
    end
    

    always @(posedge Clk or negedge Rst_n) begin//生成目标时钟两倍频率的的cnt_pulse
        if(Rst_n == 0)
            cnt_pulse <= 0;
        else if(cnt_divide == Value_divide/2 - 1 & act_flag == 1 & cnt_pulse == 16)
            cnt_pulse <= 0;
        else if(cnt_divide == Value_divide/2 - 1 & act_flag == 1)
            cnt_pulse <= cnt_pulse + 1'b1;
        else if(act_flag == 1)
            cnt_pulse <= cnt_pulse;
        else
            cnt_pulse <= 0;
    end
    
    always @(posedge Clk or negedge Rst_n) begin
        if(Rst_n == 0)
            begin
                if(CPOL == 1)
                    begin
                        Spi_clk <= 1;
                        Spi_mosi <= 1;
                        Data_recive <= 0;
                    end
                else
                    begin
                        Spi_clk <= 0;
                        Spi_mosi <= 1;
                        Data_recive <= 0;
                    end
            end
        else if(cnt_divide == Value_divide/2 - 1 & act_flag == 1)
            begin
                if(CPHA == 0)
                    case(cnt_pulse)
                        0:begin  
                            Spi_clk <= Spi_clk;
                            Spi_mosi <= Data_send_reg[7];
                            Data_recive <= Data_recive;
                          end
                        1:begin
                            Spi_clk <= ~Spi_clk;
                            Spi_mosi <= Spi_mosi;
                            Data_recive[7] <= Spi_miso;
                          end
                        2:begin          
                            Spi_clk <= ~Spi_clk;            
                            Spi_mosi <= Data_send_reg[6];  
                            Data_recive <= Data_recive;    
                          end            
                        3:begin          
                            Spi_clk <= ~Spi_clk;         
                            Spi_mosi <=