设为首页 加入收藏

TOP

FPGA静态时序分析——IO口时序(Input Delay /output Delay)(转载)(三)
2017-10-10 12:22:52 】 浏览:7776
Tags:FPGA 静态 时序 分析 Input Delay /output 转载
t) ? {rgb16_dat[4:0], 3'b111} : 8'h00;

1.6  总结

  本文档主要是对FPGA的IO口时序约束进行相应的分析,并未做实际的使用分析,在后续文档中将会结合软件,以及实际案例对IO口时序约束进行详细的使用介绍。最后附上一个Altera官方的IO时序约束分析例子,如图1.9所示。

 

图1.9  Altera官方例程

首页 上一页 1 2 3 下一页 尾页 3/3/3
】【打印繁体】【投稿】【收藏】 【推荐】【举报】【评论】 【关闭】 【返回顶部
上一篇USB2.0学习笔记连载(十七):kei.. 下一篇USB学习笔记连载(十六):USB数..

最新文章

热门文章

Hot 文章

Python

C 语言

C++基础

大数据基础

linux编程基础

C/C++面试题目