设为首页 加入收藏

TOP

Verilog学习笔记基本语法篇(十一)········ 常用系统函数(一)
2017-10-10 12:20:50 】 浏览:3950
Tags:Verilog 学习 笔记 基本 语法 十一 常用 系统 函数

 

 

1)系统任务:$monitor

 
格式:
$monitor(p1,p2,p3...pn);
$monitor;
$monitoron;
$monitoroff;
任务$monitor提供了监控输出列表中的表达式或变量值的功能。其参数列表中输出格式控制字符串和输出列表的规则和$display一样。当启动一个带有一个或多个参数的$monitor时,仿真器则建立一个处理机制,使得每当参数列表中变量或者表达式的值发生变化是,整个参数列表中变量或者表达式的值都将输出显示。如果同一时刻,两个或多个参数的值发生变化,则该时刻只输出一次。在$monitor中,参数可以是$time系统函数。这样参数列表中变量或表达式的值同时发生变化的时刻可以通过表明同一时刻的多行显示出来。
如: $monitor($time,,"tex=%b rex=%b",tex,rex);     //注意这里的,,代表空参数,空参数在输出时显示为空格。
$monitor和$display的不同之处在于$monitor往往直接用在initial语句块中,只要不调用$monitoroff,$monitor便不断的对所设定的信号进行监视。$monitor不能在always块中调用。
再多模块的调试情况下,每一个模块都会默认调用$monitor语句,但是仿真器只能执行一个$monitor语句,因此程序会报错,这是需要$monitoron和$monitoroff语句,这样可以使得各个模块分开调用$monitor函数。
 
2)时间度量系统函数$time
 
在Verilog HDL中有两类型的时间系统函数,$time和$realtime。用这两个系统用函数可以的大当前的仿真时间。
$time可以返回一个64位的整数来表示当前仿真时刻值,该时刻是以模块的仿真时间尺度位基准的。
$realtime返回的时间数字是一个实型数。该数也是以时间尺度为基准的。
 
`timescale 10ns/1ns
module test;
  reg set;
  parameter p=1.6;
  initial
    begin
     $monitor($time,,"set=",set);
     #p  set=0;
     #p  set=1;
    end
endmodule
输出结果为:
 0 set=x
 2 set=0
 3 set=3
在这个例子中,模块test想在时间为16ns是设置寄存器set的值为0,在32ns时设置寄存器的set为1。但是由$time疾苦的set变化时刻却和预想的不一样,这是由下面两个原因引起的。
1)$time显示时刻受时间尺度的影响。这里时间尺度为10ns,故16ns和32ns是对应输出的数字为1.6和3.2。
2)$time总是输出整数,所以在将经过尺度比例变换的数字输出时,要先进行取整,1.6和3.2分别取整为1和3.2.
3)如果将上述例子中的$time替换成$realtime,那么输出的数字将变为1.6和3.2.
 
3)系统任务$readmemb $readmemh
在Verilog中有两个系统任务$readmemb和$readmemh,并用来从文件中读取数据到存储器中。这两个系统任务可以在仿真的任何时刻都被执行使用。
(1)$readmemb("<数据文件名>",<存储器名>);
(2)$readmemb("<数据文件名>",<存储器名>,<起始地址>);
(3)$readmemb("<数据文件名>",<存储器名>,<起始地址>,<结束地址>);
(4)$readmemh("<数据文件名>",<存储器名>);
(5)$readmemh("<数据文件名>",<存储器名>,<起始地址>);
(6)$readmemh("<数据文件名>",<存储器名>,<起始地址>,<结束地址>);
在这两个系统函数中,被读取的数据文件的内容只能包括:空白字符(空格换行和制表格) 注释行(//和/**/) 二进制和十六进制数字。当地址出现在数据文件中时,其格式为@FF...F。
1 module test; 2 reg [0:7]memory[0:7]; //声明8个8位的存储单元 3 integer i; 4 initial 5 $readmemb("init.dat",memory); 6 for(i=0;i<8;i=i+1) 7 $display("memory[%d]=%b",i,memory[i]); 8 end 9 endmodule
 如果文件中的内容为:
@002
11111111 00000000
01010101 10101010
@006
1111xxxx 00001111
则测试结果为:
memory[0]=xxxxxxxx
memory[1]=xxxxxxxx
memory[2]=11111111
memory[3]=00000000
memory[4]=01010101
memory[5]=10101010
memory[6]=1111xxxx
memory[7]=00001111
在上面6种系统任务格式,需补充说明一下几点:
(1)如果系统任务和数据文件都没有说明地址。则从默认的存储器地址开始写入数据,直至数据写完或者存储器存满。
(2)如果系统任务说明了起始地址,没有说明结束地址,则数据从起始地址开始存放,直至存储器的结束地址为止。
(3)如果系统任务说明了起始地址和结束地址。那么久按章任务说明中的地址进行存储,不考虑存储器的默认起始地址。
(4)如果系统任务和数据文件都说明了地址。那么数据文件中的地址说明必须包含在任务地址说明语句中,否则将出现错误信息,并且停止存储。
(5)如果数据文件中的数据个数和系统任务中起始地址和结束地址暗示的数据个数不同,也会报错。
 
4)系统任务$finish $stop
 
格式:
$finish;
$finish(n);
系统任务$finish的作用是退出仿真器,返回主操作系统,也就是结束仿真过程。
首页 上一页 1 2 下一页 尾页 1/2/2
】【打印繁体】【投稿】【收藏】 【推荐】【举报】【评论】 【关闭】 【返回顶部
上一篇静态时序分析(static timing anal.. 下一篇Verilog学习笔记基本语法篇(十二..

最新文章

热门文章

Hot 文章

Python

C 语言

C++基础

大数据基础

linux编程基础

C/C++面试题目