情况下，较早路径无需降额，因为这些路径已经是最快的路径了。但是，可以通过将特定的降额系数应用于较晚路径来使那些路径更慢，例如使较晚路径变慢20%。降额约束可能如下所示：
set_timing_derate -early 1.0
set_timing_derate -late 1.2
6.2 时间借用（Time Borrowing）
时间借用（Time Borrowing）仅发生在锁存器中。通常，应在时钟有效沿之前就在锁存器输入处准备好数据。但是，由于锁存器在时钟处于有效状态时是透明的，因此数据可以晚于有效时钟沿到达，也就是说，它可以从下一个周期借用时间。如果这样借用了时间，则会减少可用于下一级（锁存器到另一个时序单元）的时间。如下图所示：
数据如果在锁存器有效沿延迟到达，则会减少从锁存器到下一个触发器UFF2的可用时间，只有时间Ta可用，而不再是完整的时钟周期。
锁存器时序的第一条规则是：如果数据在锁存器的打开沿之前到达，则寄存器行为将与触发器完全一样。在打开沿捕获数据，而同一时钟沿又将发起数据，作为下一条时序路径的起点。
锁存器时序的第二条规则是：数据在锁存器为透明状态时（在打开沿和关闭沿之间）到达。锁存器的输出将被用作下一级时序路径的起点，而不是时钟引脚。在锁存器处结束的时序路径所借用的时间将决定下一级的发起时间。
以下是锁存器发生time borrowing但没有时序违例的时序报告：
6.3 数据到数据检查
建立时间和保持时间检查也可以在任意两个数据引脚之间进行，这两个都不是时钟引脚。关于触发器建立时间检查的一个重要区别是，数据到数据的建立时间检查是在与发起沿相同的沿上执行的（不同于触发器的常规建立时间检查，其中捕获时钟边沿通常会距离发起时钟沿一个周期）。因此，数据到数据的建立时间检查也称为零周期检查（zero-cycle checks）或同周期检查（same-cycle checks）。
create_clock -name CLKPLL -period 10 -waveform {0 5} [get_ports CLKPLL]
#主时钟定义
set_data_check -from UAND0/A1 -to UAND0/A2 -setup 1.8
set_data_check -from UAND0/A1 -to UAND0/A2 -hold 1.0
#建立时间与保持时间检查，建立时间同周期边沿，保持时间前一个边沿
set_multicycle_path -1 -hold -to UAND0/A2
#也可以用多周期约束使得保持时间检查在同一个边沿
6.4 门控时钟检查
了解门控时钟ICG的工作原理，一般由Latch + 与门构成。具体可以细看这篇文章芯片设计进阶之路——门控时钟。
有两种类型的时钟门控检查：
- 高电平有效时钟门控检查（Active-high clock gating check）：当门控单元具有and 或 nand功能时发生。
- 低电平有效时钟门控检查（ Active-low clock gating check）：当门控单元具有 or或 nor功能时发生。
以高电平有效时钟门控检查为例进行说明：
- 由于为高电平有效，CLKA的信号变化必须落在5ns - 10ns。
- 如果触发器（寄存器）非下边沿有效，则对于建立时间的时序要求严苛（寄存器会有time borrowing）。
- 低电平有效时钟门控检查则不需要满足条件2。
其他几种门控时钟不做介绍，因为门控时钟在工艺库里面有现成模块，重点分析以上ICG模型即可。其余模型可以查看静态时序分析圣经翻译计划——第十章：鲁棒性检查（中）。
参考资料
强烈推荐去B站过完一遍邸老师的静态时序分析基础课
1.B站邸志雄老师的静态时序分析基础
2.邸志雄老师主页
2.Static Timing Analysis for Nanometer Designs: A Practical Approach. J. Bhasker, Rakesh Chadha. Springer Science Business Media, LLC 2009.
3.集成电路静态时序分析与建模. 刘峰, 机械工业出版社.出版时间：2016-07-01.
4.静态时序分析圣经中文版翻译